Интерфейс DDR2

Главным изменением в DDR2 является возможность выборки сразу 4 бит данных за такт (4n-prefetch), в противоположность 2-битной выборке (2n-prefetch), реализованной в DDR. По существу, это означает, что на каждом такте шины памяти DDR2 осуществляет пересылку 4 бит информации из логических (внутренних) банков микросхемы памяти в буферы ввода-вывода по одной линии интерфейса данных, тогда как обычная DDR способна переслать лишь 2 бита за такт на линию. Довольно закономерно возникает вопрос — если это так, то почему же тогда эффективная пропускная способность DDR2-400 оказывается такой же, как и у обычной DDR-400 (3.2 ГБ/с), а не удвоенной?

Для ответа на этот вопрос сначала рассмотрим, как работает обычная память типа DDR-400. В этом случае, как ядро памяти, так и буферы ввода-вывода функционируют на частоте 200 МГц, а «эффективная» частота внешней шины данных, благодаря технологии DDR, равна 400 МГц. По правилу 2n-prefetch, на каждом такте памяти (200 МГц) по каждой линии интерфейса данных в буфер ввода-вывода поступает 2 бита информации. Задачей этого буфера является ультиплексирование/демультиплексирование (MUX/DEMUX) потока данных — по-простому, «перегонка» узкого высокоскоростного потока в широкий низкоскоростной, и наоборот. Поскольку в микросхеме памяти типа DDR SDRAM логические банки имеют ширину шины данных, соединяющую их и усилитель уровня, в два раза шире, чем от защелок на чтение до внешнего интерфейса, буфер данных включает в себя мультиплексор типа 2-1. В общем случае, поскольку микросхемы памяти, в отличие от модулей, могут иметь разную ширину шины данных — обычно это x4/x8/x16/x32, применение такой схемы MUX/DEMUX (2-1), реализованной в DDR, означает, что внутренний поток данных шириной X и частотой передачи Y от массива преобразуется во внешний поток шириной X/2 и частотой 2Y. Это называется балансом по пиковой пропускной способности.

Рассмотрим теперь схему функционирования устройства микросхемы памяти типа DDR2 SDRAM, равночастотной и «равноширокой» (т.е. одинаковой ширины шины данных) относительно микросхемы DDR модуля памяти DDR-400. Прежде всего, отметим, что ширина внешней шины данных осталась абсолютно такой же — 1 бит/линию, как и ее эффективная частота (в рассматриваемом примере — 400 МГц). Собственно, этого уже достаточно для ответа на поставленный выше вопрос — почему теоретическая ПСП равночастотных модулей памяти типа DDR2 и DDR равны между собой. Далее, очевидно, что использование мультиплексора типа 2-1, применяемого в DDR SDRAM, в случае DDR2 SDRAM, осуществляющей выборку данных по правилу 4n-prefetch, уже не подходит. Вместо этого требуется введение более сложной схемы с дополнительной ступенью преобразования — мультиплексора типа 4-1. Это означает, что выход ядра стал шире в четыре раза внешнего интерфейса микросхемы и во столько же раз ниже по частоте функционирования. То есть, по аналогии с рассмотренным выше примером, в общем случае схема MUX/DEMUX 4-1 осуществляет преобразование внутреннего потока данных шириной X и частотой передачи Y от массива во внешний поток шириной X/4 и частотой 4Y.

Поскольку в этом случае ядро микросхем памяти синхронизируется на частоте, вдвое меньшей по отношению к внешней (100 МГц), тогда как в DDR синхронизация внутреннего и внешнего потока данных происходят на одной частоте (200 МГц), среди преимуществ такого подхода отмечается увеличение процента выхода годных чипов и снижение энергопотребления модулей. Кстати, это также позволяет объяснить, почему стандарт DDR2 предполагает существование модулей памяти с «эффективной» частотой 800 МГц — что вдвое выше, чем у текущего поколения памяти типа DDR. Ведь именно такой «эффективной» частоты DDR2 можно достичь уже сейчас, имея чипы памяти DDR-400, работающие на собственной частоте 200 МГц, если осуществлять выборку данных по правилу 4n-prefetch по схеме, рассмотренной выше.

Таким образом, DDR2 означает отказ от экстенсивного пути развития чипов памяти — в смысле, простого дальнейшего увеличения их частоты, которое существенно затрудняет производство стабильно работающих модулей памяти в большом количестве. На смену ему выдвигается интенсивный путь развития, связанный с расширением внутренней шины данных (что является обязательным и неизбежным решением при использовании более сложного мультиплексирования). Рискнем предположить, что в будущем вполне можно ожидать появление памяти типа «DDR4», осуществляющей выборку уже не 4-х, а сразу 8 бит данных из чипов памяти (по правилу 8n-prefetch, с использованием мультиплексора типа 8-1), и работающих на частоте уже не в 2, а в 4 раза меньшей по отношению к частоте буфера ввода-вывода :). Собственно, ничего нового в таком подходе нет — подобное уже встречалось в микросхемах памяти типа Rambus DRAM. Тем не менее, нетрудно догадаться, что оборотной стороной такого пути развития является усложнение устройства MUX/DEMUX буфера ввода-вывода, который в случае DDR2 должен осуществлять сериализацию четырех бит данных, считываемых параллельно. Прежде всего, это должно сказаться на такой немаловажной характеристике памяти, как ее латентность, что мы и рассмотрим ниже.

3.2. Внутричиповое терминирование.

Стандарт DDR2 включает в себя и ряд других усовершенствований, улучшающих различные характеристики нового типа памяти, в том числе — электрические. Одним из таких новшеств является внутричиповое терминирование сигнала. Суть его заключается в том, что для устранения излишнего электрического шума (вследствие отражения сигнала от конца линии) на шине памяти для нагрузки линии используются резисторы не на материнской плате (как это было с предыдущими поколениями памяти), а внутри самих чипов. Эти резисторы деактивируются, когда чип находится в работе и, наоборот, активируются, как только микросхема входит в состояние ожидания. Поскольку гашение сигнала теперь осуществляется намного ближе к его источнику, это позволяет устранить электрические помехи внутри чипа памяти при передаче данных.

Кстати, в связи с технологией внутричипового терминирования нельзя не остановиться на таком моменте, как... тепловыделение модуля, на активное снижение которого, в общем-то, в первую очередь и рассчитан новый стандарт DDR2. Действительно, такая схема терминирования сигналов приводит к возникновению значительных статических токов внутри чипов памяти, что ведет к их разогреву. Что ж, это действительно так, хотя заметим, что мощность, потребляемая подсистемой памяти в целом, от этого вовсе не должна расти (просто тепло теперь рассеивается в другом месте). Проблема здесь немного в другом — а именно, в возможности повышения частоты функционирования таких устройств. Весьма вероятно, что именно поэтому первым поколением памяти DDR2 являются модули вовсе не DDR2-800, а лишь DDR2-400 и DDR2-533, для которых тепловыделение внутри чипов пока что остается на приемлемом уровне.

3.3. Добавочная задержка.

              Добавочная задержка (также известная как «отложенная выдача CAS») — еще одно усовершенствование, введенное в стандарт DDR2, которое призвано минимизировать простои планировщика команд при передаче данных из памяти/в память. Чтобы проиллюстрировать это (на примере чтения), рассмотрим для начала чтение данных с чередованием банков (Bank Interleave) из устройства типа DDR2 с добавочной задержкой, равной нулю, что эквивалентно чтению из обычной памяти типа DDR.

На первом этапе происходит открывание банка с помощью команды ACTIVATE вместе с подачей первой составляющей адреса (адреса строки), которая выбирает и активирует необходимый банк и строку в его массиве. В течение следующего цикла информация передается на внутреннюю шину данных и направляется на усилитель уровня. Когда усиленный уровень сигнала достигает необходимого значения (по истечении времени, именуемого задержкой между определением адреса строки и столбца, tRCD (RAS-to-CAS Delay) на исполнение может подаваться команда чтения с автоподзарядкой (READ with Auto-Precharge, RD_AP) совместно с адресом столбца, чтобы выбрать точный адрес данных, которые надо считать с усилителя уровня. После выставления команды чтения выполняется задержка строба выбора столбца — tCL (задержка сигнала CAS, CAS Latency), в течение которой данные, выбранные из усилителя уровня, синхронизируются и передаются на внешние выводы микросхемы. При этом может возникнуть ситуация, когда следующая команда (ACTIVATE) не может быть отправлена на исполнение, поскольку в данный момент времени еще не закончилось исполнение других команд. Так, в рассматриваемом примере, активация 2-го банка должна быть отложена на один такт, поскольку в этот момент уже исполняется команда чтения с автоподзарядкой (RD_AP) из банка 0. В конечном счете, это приводит к разрыву в последовательности выдачи данных по внешней шине, что снижает реальную пропускную способность памяти.

              Для устранения подобной ситуации и увеличения эффективности работы планировщика команд в DDR2 вводится понятие добавочной (дополнительной) задержки, tAL. При ненулевом значении tAL устройство памяти отслеживает команды READ (RD_AP) и WRITE (WR_AP), но откладывает их исполнение на время, равное величине добавочной задержки. Различия в поведении микросхемы памяти типа DDR2 с двумя различными величинами tAL приведены на рисунке.

Верхний рисунок описывает режим функционирования микросхемы DDR2 при tAL = 0, что эквивалентно функционированию устройства микросхемы памяти типа DDR; нижний соответствует случаю tAL = tRCD - 1, стандартному для DDR2. При такой конфигурации, как видно из рисунка, команды ACTIVATE и READ могут поступать на исполнение одна за другой. Фактическая реализация команды READ будет отложена на величину добавочной задержки, т.е. реально она будет исполнена в тот же момент, как и на диаграмме сверху.

На следующем рисунке приведен пример считывания данных из микросхемы DDR2 в предположении tRCD = 4 такта, что соответствует tAL = 3 тактам. В этом случае, благодаря введению дополнительной задержки, команды ACTIVATE/RD_AP могут исполняться подряд, в свою очередь, позволяя выдавать данные непрерывным образом и максимизировать реальную пропускную способность памяти.

3.4. Задержка выдачи CAS.

              Как мы видели выше, DDR2, с точки зрения частоты внешней шины, работает на более высоких скоростях, чем DDR SDRAM. В то же время, поскольку новый стандарт не предполагает каких-либо существенных изменений в технологии производства самих чипов, статические задержки на уровне устройства DRAM должны оставаться более-менее постоянными. Типичная величина собственной задержки устройств DRAM типа DDR — 15 нс. Для DDR-266 (со временем цикла 7.5 нс.) это эквивалентно двум тактам, а для DDR2-533 (время цикла — 3.75 нс.) — четырем.

По мере дальнейшего увеличения частот памяти необходимо множить количество поддерживаемых значений задержки выдачи сигнала CAS (в сторону больших значений). Определенные стандартом DDR2 величины задержек CAS представлены в таблице. Они находятся в интервале целых чисел от 3 до 5 тактов; использование дробных задержек (кратных 0.5) в новом стандарте не допускается.

Задержки устройства DRAM выражаются размерностью цикла (tCK), т.е. равны произведению времени цикла на выбранное значение задержки CAS (tCL). Типичные значения задержек для устройств типа DDR2 попадают в интервал 12-20 нс., на основании которого и выбирается используемое значение задержки CAS. Использование больших величин задержки нецелесообразно из соображений производительности подсистемы памяти, а меньших — ввиду необходимости стабильной работы устройства памяти.

3.5. Задержка записи.

              Стандарт DDR2 также вносит изменения в спецификацию задержки записи (команды WRITE). Различия в поведении команды записи в устройствах DDR и DDR2 представлены на рисунке.

DDR SDRAM имеет задержку записи, равную 1 такту. Это означает, что устройство DRAM приступает к «захвату» информации по шине данных в среднем через один такт после поступления команды WRITE. Тем не менее, учитывая возросшую скорость устройств DDR2, этот промежуток времени оказывается слишком малым для того, чтобы устройство DRAM (а именно, его буфер ввода-вывода) могло успешно подготовиться к «захвату» данных. В связи с этим, стандарт DDR2 определяет задержку записи как задержку выдачи CAS за вычетом 1 такта (tWL = tCL - 1). Отмечается, что привязка задержки WRITE к задержке CAS не только позволяет достичь более высоких частот, но и упрощает синхронизацию команд чтения и записи (настройку таймингов Read-to-Write).

3.6. Восстановление после записи.

Процедура записи в память типа SDRAM аналогична операции чтения с разницей в дополнительном интервале tWR, характеризующем период восстановления интерфейса после проведения операции (обычно это двухтактная задержка между окончанием выдачи данных на шину и инициированием нового цикла). Этот временной интервал, измеряемый от момента окончания операции записи до момента вхождения в стадию регенерации (Auto Precharge), обеспечивает восстановление интерфейса после проведения операции записи и гарантирует корректность ее выполнения. Отметим, что стандарт DDR2 не вносит изменений в спецификацию периода восстановления после записи.

              Таким образом, задержки устройств типа DDR2 в целом можно считать одной из немногих характеристик, по которой новый стандарт проигрывает спецификации DDR. В связи с чем совершенно очевидно, что использование равночастотной DDR2 вряд ли будет иметь какие-либо преимущества в плане скорости по отношению к DDR. Как это обстоит на самом деле — как всегда, покажут результаты соответствующих тестов.

4. Результаты тестирования в RightMark Memory Analyzer.

Что ж, самое время теперь перейти к результатам тестирования, полученным в тестовом пакете RightMark Memory Analyzer версии 3.1. Напомним, что главными преимуществами этого теста по отношению к другим доступным тестам памяти является широкая функциональность, открытость методики (тест доступен всем желающим для ознакомления в виде исходного кода) и тщательно проработанная документация.

4.1. Конфигурации тестовых стендов и ПО.

Тестовый стенд №1

Процессор: Intel Pentium 4 3.4 ГГц (ядро Prescott, Socket 478, FSB 800/HT, 1 МБ L2) на частоте 2.8 ГГц

Материнская плата: ASUS P4C800 Deluxe на чипсете Intel 875P

Память: 2x512 МБ PC3200 DDR SDRAM DIMM TwinMOS (тайминги 2.5-3-3-6)

Тестовый стенд №2

Процессор: Intel Pentium 4 3.4 ГГц (ядро Prescott, Socket 775, FSB 800/HT, 1 МБ L2) на частоте 2.8 ГГц