Разработка 3-х разрядного двоично-десятичного сумматора

Правительство Российской Федерации

 

Федеральное государственное автономное образовательное  учреждение высшего профессионального  образования 

 

"Национальный  исследовательский университет  
"Высшая школа экономики"

Факультет Информационных технологий и вычислительной техники 

Кафедра ВСиС

 

Курсовая  работа

 

 

Студент группы СБ-32

     Акимов А.В.

 

Преподаватель:

     Бирюков И.И.

 

 

 

 

 

 

 

 

Москва, 2012 г.

 

 

 

Исходные данные проектирования:

 

• Количество десятичных разрядов: 3
• Двоично-десятичный код, в котором находятся числа: 5421
• Система логических элементов: ИЛИ-НЕ, И-НЕ
• Критерий оптимальности элементов для проектирования логических схем:  минимальное количество между логическими элементами
• Тим триггера для проектирования схемы управления: D-триггер
• Временные параметры синхронизирующей серии импульсов логических элементов:

    - Задержка в одном логическом элементе – 1 нс

    - В системе управления используются импульсы прямоугольной                         

      формы с длительностью 2 нс и промежутком 2 нс

 

 

 

 

 

 

 

 

 

 

 

 

	0 0000	1 0001	2 0010	3 0011	4 0100	5 1000	6 1001	7 1010	8 1011	9 1100
0 0000	0000	0001	0010	0011	0100	1000	1001	1010	1011	1100
1 0001	0001	0010	0011	0100	0101 0011 1000	1001	1010	1011	1100	1101 0011 1.0000
2 0010	0010	0011	0100	0101 0011 1000	0110 0011 1001	1010	1011	1100	1101 0011 1.0000	1110 0011 1.0001
3 0011	0011	0100	0101 0011 1000	0110 0011 1001	0111 0011 1010	1011	1100	1101 0011 1.0000	1110 0011 1.0001	1111 0011 1.0010
4 0100	0100	0101 0011 1000	0110 0011 1001	0111 0011 1010	1000 0011 1011	1100	1101 0011 1.0000	1110 0011 1.0001	1111 0011 1.0010	1.0000 0011 1.0011
5 1000	1000	1001	1010	1011	1100	1.0000	1.0001	1.0010	1.0011	1.0100
6 1001	1001	1010	1011	1100	1101 0011 1.0000	1.0001	1.0010	1.0011	1.0100	1.0101 0011 1.1000
7 1010	1010	1011	1100	1101 0011 1.0000	1110 0011 1.0001	1.0010	1.0011	1.0100	1.0101 0011 1.1000	1.0110 0011 1.1001
8 1011	1011	1100	1101 0011 1.0000	1110 0011 1.0001	1111 0011 1.0010	1.0011	1.0100	1.0101 0011 1.1000	1.0110 0011 1.1001	1.1111 0011 1.1010
9 1100	1100	1101 0011 1.0000	1110 0011 1.0001	1111 0011 1.0010	1.0000 0011 1.0011	1.0100	1.0101 0011 1.1000	1.0110 0011 1.1001	1.0111 0011 1.1010	1.1000 0011 1.1011

 

Величина коррекции 0011

Запрещенные коды: 1101, 1110, 1111, 0101, 0110, 0111.

Коррекция вводится при запрещенных  кодах или переносе из 3 в 4 регистр.

  
Одноразрядный двоичный сумматор в базисе И-НЕ, ИЛИ-НЕ

А – первое слагаемое

B – второе слагаемое

С – перенос из соседнего  младшего разряда

S – сумма в данном разряде

Р – перенос в соседний старший разряд

А	B	C	S	P
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

 

 

 

 

 

 

 

 

 

 

 

 

 

Одноразрядный десятичный сумматор в коде 5421

Функция запрещенных кодов

0	0	0	0	0
0	0	0	1	0
0	0	1	0	0
0	0	1	1	0
0	1	0	0	0
0	1	0	1	1
0	1	1	0	1
0	1	1	1	1
1	0	0	0	0
1	0	0	1	0
1	0	1	0	0
1	0	1	1	0
1	1	0	0	0
1	1	0	1	1
1	1	1	0	1
1	1	1	1	1

 

Функция коррекции

 

		1	1
	1	1	1	1

 

 

 

 

 

 

 

 

 

Дополнительные схемы.

Преобразователь в обратный код.

0	0	0	0	0	0	0	0	0
0	0	0	0	1	0	0	0	1
0	0	0	1	0	0	0	1	0
0	0	0	1	1	0	0	1	1
0	0	1	0	0	0	1	0	0
0	0	1	0	1	x	x	x	x
0	0	1	1	0	x	x	x	x
0	0	1	1	1	x	x	x	x
0	1	0	0	0	1	0	0	0
0	1	0	0	1	1	0	0	1
0	1	0	1	0	1	0	1	0
0	1	0	1	1	1	0	1	1
0	1	1	0	0	1	1	0	0
0	1	1	0	1	x	x	x	x
0	1	1	1	0	x	x	x	x
0	1	1	1	1	x	x	x	x
1	0	0	0	0	1	1	0	0
1	0	0	0	1	1	0	1	1
1	0	0	1	0	1	0	1	0
1	0	0	1	1	1	0	0	1
1	0	1	0	0	1	0	0	0
1	0	1	0	1	x	x	x	x
1	0	1	1	0	x	x	x	x
1	0	1	1	1	x	x	x	x
1	1	0	0	0	0	1	0	0
1	1	0	0	1	0	0	1	1
1	1	0	1	0	0	0	1	0
1	1	0	1	1	0	0	0	1
1	1	1	0	0	0	0	0	0
1	1	1	0	1	x	x	x	x
1	1	1	1	0	x	x	x	x
1	1	1	1	1	x	x	x	x

 

                    

		x	x	1	1	x	x
	x	x	x	x	x	x	x	x
			1	1	1	1
			1	1	1	1

 

                    

		x	x		1	x	x	1
	x	x	x	x	x	x	x	x
	1			1

 

                    

		x	x			x	x
	x	x	x	x	x	x	x	x
	1			1		1	1
		1	1			1	1

 

 

 

 

 

                    

		x	x			x	x
	x	x	x	x	x	x	x	x
	1	1	1	1	1	1	1	1

 

 

 

 

Фиксирование переполнения

a0	b0	c0	fi
0	0	0	0
0	0	1	1
0	1	0	0
0	1	1	0
1	0	0	0
1	0	1	0
1	1	0	1
1	1	1	0

 

	a0
b0	1
			1
		b0

 

 

 

 

Регистр входа СИ1(выхода СИ2)

Регистр признаков

<0

>0