Разробка двухступенчатого запоминания информации

  При изменении значения С (с значения С = 1 на значение C = 0) ведущий триггер отключается от информационных входов и перестает реагировать на изменения значений сигналов на этих входах; ведомый триггер устанавливается в состояние, в котором находится ведущий триггер. С этого момента на выходах устанавливаются значения, соответствующие входным сигналам, поступавшим к моменту рассматриваемого фронта сигнала на синхронизирующем входе.

  Таким образом, управление процессами в триггере с двухступенчатым запоминанием информации за время тактового периода осуществляется двумя фронтами сигнала на синхронизирующем входе: на положительном фронте происходят установка ведущего триггера, на отрицательном фронте - ведомого триггера. В качестве примера рассмотрим JK-триггep с двухступенчатым запоминанием информации.

     3. Принцып работи  Jk-триггера

    На  рис. 9 таблица состояний JK-триггера представлена в форме диаграммы Вейча, из которой можно получить следующее логическое выражение, определяющее функционирование JK-триггера:

Из (1) следует, что состояние Q, в которое устанавливается триггер, определяется не только уровнями на информационных входах J и K, но и состоянием Q0, в котором ранее находился триггер. Это определяет возможность построения логической структуры JK-триггера с использованием двух RS-триггеров. Один из RS-триггеров (ведомый) предназначен для хранения текущего состояния Q0; снимаемые с его выходов уровни Q0 и 0 совместно с информационными сигналами входов J и К используются для формирования нового состояния Q в другом RS-триггере (ведущем), JK-триггер с подобной логической структурой представлен на рис. 10,а. Так как каждый из триггеров совместно с элементами И на входах образует схему синхронного RS-триггера, то логическая структура может быть такой, как показано на рис. 10,б. Здесь ведущий триггер Тг1, имеет по две пары связанных операцией И входов J и К. При уровне лог. 0 на входе С триггер Тг1, не реагирует на сигналы входов J и К. На синхронизирующий вход триггера Тг2 при этом подается уровень лог. 1, и состояние ведущего триггера Тг1 передается ведомому триггеру Тг2. Оба триггера оказываются в  

Рис.11

          Рис. 10

одном и том  же состоянии. При переходе на входе С к уровню лог. 1 на синхронизирующий вход триггера Тг2 через инвертор подается уровень лог. 0 и логическая связь между триггерами обрывается. Триггер Тг1 устанавливается в состояние Q, определяемое выражением (1). Подача вновь на вход С уровня лог. 0 приводит к передаче состояния Q из триггера Тг1, в триггер Тг2. Символическое изображение описанного JK-триггера приведено на рис. 10,в. На рис. 11 показано включение JK-триггера, при котором он выполняет функции D-триггера.

Проанализируем  работу триггера, схема которого приведена на рис. 12 Логические выражения для уровней на управляющих входах Y1 и Y2:

При C = Q на управляющих  входах устанавливаются пассивные  уровни Y1 = 1 и Y2 = 1, не влияющие на состояние  выходной триггерной структуры. При  положительном фронте сигнала на входе С уровни Y1 и Y2 определяются выражениями, получаемыми из (2) и (3) при подстановке С = 1, Y1 = 1, Y2 = 1:

   В табл. 2 приведены комбинации входных сигналов J, К и текущего состояния триггера Q0, действующих в момент, непосредственно предшествующей моменту поступления положительного фронта на вход С, а также значения Y1, Y2 и состояния триггера Q для ближайшего момента после фронта сигнала на входе С. Как видно из таблицы, действие сигналов J и К на состояние триггера соответствует таблице состояний JK-триггера .

   Отметим следующую особенность в работе рассматриваемого триггера. Изменение сигналов на входах J и К, происходящее после положительного фронта сигнала на входе С, может привести к изменению состояния триггера. Как видно из выражений (2) и (3), после действия положительного фронта сигнала на входе С изменение сигналов J или K с уровня лог. 0 к уровню лог. 1 окажет такое же действие, как в случае, если бы этот уровень лог. 1 был установлен на соответствующем входе J или К перед появлением фронта на входе С. Действительно, пусть перед поступлением фронта сигнала на входе С на информационных входах J = 0, K = 0 и состояние триггера Q0 = 0. Очевидно, после действия фронта состояние триггера не изменится, но если затем значение на входе J изменится и станет J = l, то в соответствии с выражением (2) на управляющем входе Y1, установится уровень Yl = 0 и триггер переключится в состояние Q = l. Эту особенность работы рассматриваемого триггера следует учитывать при построении цифровых устройств.

   На рис. 13 приведена другая схема JK-триггера, лишенная этого недостатка. Проанализируем работу триггера, построенного по этой схеме.

Уровни Y1 и Y2 здесь  определяются следующими выражениями:  

(6)

 (7)

При С = 1, Y1 = 0, Y2 = 0.

Подставляя значения Y1 = Y2 = 0 в выражения (4) и (5), получаем для момента отрицательного фронта сигнала на входе С:

  Пользуясь этими выражениями, можно построить таблицу состояний триггера после действия фронта сигнала на входе С. Отсюда следует, что функционирование триггера подчинено таблице переходов JK-триггера

  Из табл. 4 видно, что значения Y1, Y2, Q встречаются в двух комбинациях: Y1 = 1; Y2 = 0; Q = 0 и Y1 = 0; Y2 = 1; Q = 1. Если первую из этих комбинаций значений подставить в (4) и (5), то получим

т.е, комбинация Y1 = 1; Y2 = 0 является устойчивой, и после  действия на входе С отрицательного фронта сигнала никакие изменения значений на входах J и К не могут изменить значений управляющих сигналов Y1 и Y2. Следовательно, триггер оказывается нечувствительным к изменению сигналов на входах J и К после действия отрицательного фронта сигнала на входе С. Подстановка второй комбинации значений Y1, Y2, Q в (6) и (7) приводит к  

 

Таким образом, и в этом состоянии триггер  нечувствителен к изменению сигналов J и К после действия на входе  С отрицательного фронта сигнала .

  4. Выбор ИМС JK-Тригера и опредиление основных параметров.

        4.1 Теоретические свединия

  Основу последовательностных цифровых структур составляют триггеры различных типов, которые могут использоваться самостоятельно или в составе счетчиков, регистров и т. д. На основе JK- и D-триггеров ТМ2 строятся счетчики и делители частоты.

  Триггеры ТТЛ-микросхем различаются по своим возможностям. Так называемые JK- и D-триггеры ТМ2 могут работать в счетном режиме, то есть менять свое состояние на противоположное на каждый импульс, приходящий на счетный вход триггера. Триггеры других микросхем могут работать только в режиме хранения информации, записываемой в них в момент подачи тактовых импульсов.

    МикросхемаТВ6  - сдвоенный JK-триггер. Каждый триггер имеет вход для подачи тактовых импульсов С, входы для подачи информации J и К, вход сброса R. Приоритетом пользуется вход R -при подаче на него лог. 0 триггер устанавливается в нулевое состояние, при котором на прямом выходе триггера - лог. 0, на инверсном -лог. 1. При лог. 1 на входе R возможна запись информации со входов J и К. Переключение триггера происходит по спаду импульсов положительной полярности на входе С. Если перед спадом сигнала на входе С на входе J лог. 1, на входе К лог. 0, триггер установится в единичное состояние, если на входе J лог. 0, на входе К лог. 1 - в нулевое. Если на входах J и К лог. 0, переключение по спаду импульса на входе С не произойдет; если на обоих входах лог. 1, триггер по спаду на входе С переключится в противоположное состояние. Для переключения триггера важна информация на входах J и К непосредственно перед переходом на входе С уровня лог. 1 в лог. 0, поэтому информация на входах J и К может меняться как при лог. 0, так и при лог. 1 на входе С. Предельная частота работы триггеров микросхем К555ТВ6 и КР1533ТВ6 - 30 МГц.

        4.2 В данном случае мы опишем интегральную микросхему КР1533ТВ6.

   Микросхема КР1533ТВ6 представляет собой два JK-триггера, срабатывающих по отрицательному фронту тактового сигнала, со входами сброса. Низкий уровень напряжения на входе сброса R устанавливает прямой выход Q соответствующего триггера в состояние низкого уровня напряжения вне зависимости от логического состояния на других входах.

   При наличии на входе сброса напряжения высокого уровня для правильной работы триггера требуется предварительная   установка информации по входам J и К относительно отрицательного фронта тактового сигнала, а также соответствующая выдержка информации после подачи отрицательного фронта синхросигнала С. При подаче на входы J и К напряжения высокого уровня триггер будет работать в качестве счетного.

      Принципиальные отличия серии КР1533

  Маломощные быстродействующие цифровые ИМС серии КР1533 предназначены для организации высокоскоростного обмена и обработки цифровой информации, временного и электрического согласования сигналов в вычислительных системах. Микросхемы по сравнению с известными сериями логических ТТЛ микросхем обладают минимальным значением произведения быстродействия на рассеиваемую мощность. Аналог- серия SN74ALS фирмы Texas Instruments.

  Микросхемы изготавливаются по усовершенствованной эпитоксиально – планарной технологии с диодами Шоттки и окисной изоляцией, одно- и двухуровневой металлизированной разводкой на основе PtSi-TiW0AlSi.

  Конструктивно микросхемы серии КР1533 выполнены в 14-, 16-, 20-, и 24- выводных стандартных пластмассовых корпусах типа 201, 14-1, 238.16-1, 2140.20-8, 2142.42-2.

  Технические характеристики:                

Стандартные ТТЛ  входные и выходные уровни сигналов.                

 Напряжение  питания 5,0 В ±10%.                

 Задержка  на вентиль 4 нс.                

 Мощность  потребления на вентиль 1мВт.                

 Тактовая  частота до 70 мГц.                

 Выходной  ток нагрузки низкого уровня  до 24 мА.                

 Выходной  ток нагрузки высокого уровня - 15 мА.                

 Гарантированные  статические и динамические характеристики  при емкости нагрузки 50 пФ в диапазоне температур от –10^о С до +70^о С и  напряжений питания 5 В ±10%.